Ciclo de reloj
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Hola
He visto en una pagina en la que comparan el Athlon XP con el Pentium4 y en uno de los apartados señalan las operaciones por ciclo de reloj entre uno y otro. Pues bien, el Athlon realiza 9 y el P4 6, ¿a que se refiere esto?, yo tenia entendido que se realiza una operacion por ciclo de reloj, y en el caso de los AMD con DDR 2, una de subida y otra de bajada, ¿me aclarais esto plis?.
Saludooooooos
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tas mezclando conceptos
la memoria DDR permite realizar 2 operaciones DE LECTURA/ESCRITURA por ciclo
esto no tiene na que ver con el nº de operaciones que haga el micro, eso depende de su estructura interna
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Vamos a empezar con la memoria que parece mas facil.
La memoria DDR utiliza el flanco de subida y el de bajada para transmitir la informacion. Esto quiere decir que transmite tanto cuando el reloj pasa de 0 a 1 como cuando pasa de 1 a 0. Normalmente solo se usaba un flanco, o el de subida o el de bajada.
Intel va mas alla y en su sistema Quamped o como se escriba, una maravilla por cierto, envia cuatro flujos de datos por cada ciclo de reloj. Como lo hace no lo se y si alguien lo sabe que me lo explique.
Lo de los procesadores es mas o menos real, o si no pasate por la rama del HT que no veas la que tenemos montada.
Los nuemro 9 y 6 hacen referencia a las pipelines o tuberias con las que cuenta un procesador, por cada una de ellas se supone que puede ejecutarse una intruccion. Esto no es estrictamente asi, ya que dependera del tipo de intruccion a procesar, ya que al final solo disponde un PC y demas (olvida esto que es mas lioso). La cuestion es que por esas pipelines se puden comenzar una series de intrucciones en paralelo ganando tiempo, con lo que cada vez que recibe una señal de reloj comienza 9/6 intrucciones.
Intel ha mejorado esto con su tecnologia Ht ya que ha duplicado algunos registros y un procesador fisico simula dos virtuales, al menos en ciertas partes del procesamiento de la instruccion.
Esto no tiene que ver con lo que preguntas pero ya que estamos lo digo.
El numero de pipelines puede aumentar la velocidad de proceso, pero sucede que los procesadores actuales utilizan una tecnica que se denomina ¿prefetch? o algo asi y que trata de "adivinar" cual sera la siguiente instruccion a procesar. Se basa en que si tus ultimas 5 intrucciones han sido una suma, muy posiblemente la siguiente tambien lo sea, o mas claramente, si has accedido al registro del disco duro en 4 ocasiones sera porque estas leyendo de el y lo haras otra vez. Pues mientras en una pipeline se ejecuta esta instruccion en otra se cargara el que previsiblimente sera la proxima instruccion, el problema esta en que puede ser que esa instruccion no fuera la proxima y se cometa un fallo. Al aumentar la velocidad del procesador ocurre que las pipelines toman datos tan rapido que el prefetch no funciona adecuadamente, ya que tarda mas en calcular cual seria la proxima instruccion que en que las pipelines se llenen con la proxima.
Esta es la razon por la que los Athlon no pueden subir la velocidad al ritmo de lo Pentiums. Intel decidio implementar menos pipelines pero que estas trabajasen mas rapido de modo que el numero de pipelines llenas con instrucciones erroneas es menor que al tener mas pipelines.
Tambien influye la longitud de las pipes, pero esa ya es otra historia.
P.D.: esto es una aproximacion mas o menos "eficiente" de lo que he interpretado/traducido que ocurre en los micros, para informacion exacta recomiento www.anantech.com
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Perdon, creo que me he explicado mal con lo de la DDR. Me referia a que los procesadores AMD tienen un FSB de 133mhz que son 266 efectivos por el doble aprovechamiento de señal, ¿no es asi?, a eso me referia con lo del el ciclo de subida y bajada.
En cuanto a lo otro, os agradezco mucho las respuestas (sobre todo a pakohuelva, que te habras tirado un rato escribiendo, eh?), ahora me ha quedado claro, me habia liado un poco entre la velocidad del micro y el FSB.
Venga un saludo
