Mini Review OC Celeron 1.2Ghz
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Yo ya os digo… por experiencia personal y como ya sabeis de todo el mundo ke tiene esta cpu, sube facilmente, seria muy mala pata tener una ke no lo hiciera. En mi opinion lo ke os falla a vosotros es la placa... pk no se explica ke no os aguante, ni si kiera arranque a 1600Mhz (133x12). Si podeis pillar una placa con soporte tualatin y provar la cpu en ésta, saldreis de dudas.
ya lo tengo pinchado en una placa tuala, como luce en la firma una soyo 7vba133U, lo triste es que supuestamente es una placa bastante "overcloquera", el FSB es seteable en incrementos de 1Mhz. -
Juder tiu pues ke raro, yo pensaba te tenias hecho el mod como yo. Entonces prueba otra placa… nose... haz pruebas :rolleyes:
Saludos.
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probé la mod y en una soyo 6Vba 133 slot 1, con un adaptador a FCPGA y solo logre que posteara a 1200.
ahora me estoy leyendo la datashet del procesador y he encontrado algunas pautas interesantes de comentar, ya cuando redonde un poco la idea lo posteo.
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voy a ir despacio a medida que entiendo posteo.
para empezar identifique cuales eran las patas nuevas en el FSPGA 2 y cuales son las señales que emplean.
aparecen basicamente 4 muy importantes
VTT_PWRGD (AK4) - que se encarga de informar sobre el correcto valor logico de VID y BSEL, VID es la alimentación CMOS de 3.3 V
referencia: "
The VTT_PWRGD signal is an input to the processor used to determine that the VTT power is
stable and the VID and BSEL signals should be driven to their final state by the processor
The VTT_PWRGD signal informs the system that the VID/BSEL signals are in their
correct logic state. During Power-up, the VID signals will be in an indeterminate
state for a small period of time. The voltage regulator or the VRM should not sample
and/or latch the VID signals until the VTT_PWRGD signal is asserted. The
assertion of the VTT_PWRGD signal indicates the VID signals are stable and are
driven to the final state by the processor. Refer to Figure 6 for power-up timing
sequence for the VTT_PWRGD and the VID signals–-------------------------------------------------
BSEL - (AJ31) se encarga de especificar la frecuencia de trabajo del micro aparentemente tomando una tensión en un divisor resistivo en el entorno de 0.33K a 1K ohm.
referencia
The BSEL signals are CMOS signals which are used to select the system bus
frequency. A BSEL[1:0] = ‘01’ selects a 100 MHz system bus frequency. The
frequency is determined by the processor(s), chipset, and frequency synthesizer
capabilities. All system bus agents must operate at the same frequency. The
processor operates at 100 MHz system bus frequency.
These signals must be pulled up to 3.3V power rail with 330 – 1 Kresistors and
provided as a frequency selection signal to the clock driver/synthesizer and chipset.
Refer to the platform design guide for implementation detail and resistor tolerance–----------------------------------------------
PWRGOOD ( AK26)que se encarga de informar sobre la condición de estabilidad en función de varios parametros, como son frecuencia, estabilidad en tensión de alimentación
referencia :
The PWRGOOD (Power Good) signal is processor input. The processor requires
this signal to be a clean indication that the clocks and power supplies (VCCCORE,
etc.) are stable and within their specifications. Clean implies that the signal will
remain low (capable of sinking leakage current), without glitches, from the time that
the power supplies are turned on until they come within specification. The signal
must then transition monotonically to a high state. PWRGOOD can be driven
inactive at any time, but clocks and power must again be stable before a
subsequent rising edge of PWRGOOD. It must also meet the minimum pulse width
specification in Table 18, and be followed by a 1 ms RESET# pulse.
The PWRGOOD signal must be supplied to the processor; it is used to protect
internal circuits against voltage sequencing issues. It should be driven high
throughout boundary scan operation.–--------------------------
DYN_OE (AN3) es el que informa si es tuala
referencia
The DYN_OE allows the BSEL and VID signals to be driven out from the processor.
When this signal is low (a condition that will occur if the processor is installed in a
non-supported platform), the VID and BSEL signals will be tri-stated and the
platform pull-up resistors will set the VID and BSEL to all 1s which is a safe setting.
This signal must be connected to a 1 kresistor to VTT. Refer to the platform
design guide for implementation detail and resistor tolerance -
se me olvida RESET_2 que es el pin AJ3, en realidad este no es usado en un tuala.
por eso se quita en la mod.
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bueno más o menos a lo que voy, despues de haber leido hasta de canto la secuencia de arranque,
me da la seria impresión que con la mod en una placa que no sea tuala, es mucho más sencillo de que el micro postee,
pues la mother no entra en conocimiento de DYN_OE (AN3) ni de VTT_PWRGD (AK4) y estas señales en overclock medio pesado puede que no esten en el nivel logico optimo, entonces en una placa para tuala que las toma en cuenta, no se permite el post.son solo conjeturas, pero bueno si alguien apota más lo escucho, para mi está interesante.
voy a seguir leyendo el datashet a ver si lo veo mejor. -
Entonces tu crees que una placa para tualatin no admitira oc? porque si es asi es una putada de las gordas macho. entonces tendre que buscar una Abit BX133 para conseguir algo decente, u otra placa con chipset intel 810-815.
Una cosa. entonces podemos suponer que si cojemos una placa para tualatin y aislamos esos pines nos dejaria hacerle un oc mas serio? porque seria muy facil hacerlo sin joder el micro ni la placa. Solo tendriamos que agrandar por donde entran esos pines y anularlos con el plastico de un cable de HD con vi en una pagina. Pues que no es mala idea. tendre que ponerme tambien a leer los datasheet de los 2 para ver que es lo que hacen los pines en uno FCPGA y un FCPGA2. -
tampoco digo que las placas tuala no permitan oc,
la mia esta a FSB 115Mhz, si digo que puede que no lleguen tan lejos como una que es solo FCPGA con la mod.
otra cosa que me parece es que estas placas para tuala si que se fijan en las señales de DYN_OE (AN3) y de VTT_PWRGD (AK4) y supongo que si aislamos esos pines del micro no funcionaran. -
Pero si te fijas en la mod que hizo MRC el no unio esos pines en el micro y ha conseguido un oc bastante mas elevado que le nuestro. Tambien es verdad que hay gente que dice es mejor unirlo para conseguir ma estabilidad en Oc, pero como solo es cuestion d probarlo, por no perdemos nada no?
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Yo lo ke he hecho es lo siguiente:
Salu2!!
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igual la que informa si el micro es tuala por estado de fercuencia y Vid es el DYN_OE (AN3), pero tienes razon que ya me queda una brecha sin responder si es que no ha unido los VTT_PWRGD (AK4) con el PWRGOOD ( AK26), ahora me fijo que hace el AK4 y el AK26 en una placa que no sea tuala, ahi puede estar la diferencia entre los BX y los VIA
