Intel cava su propia tumba: DRM emebido en Pentuim D
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Bueno pues tu sigue pensando lo que quieras que yo haré lo mismo.
Por cierto, de donde has sacado eso de que "las etapas mas rapidas deben matenerse en idle", a que te refieres con idle?? No querras decir con poca carga de trabajo porque eso no es asi. La etapa de operaciones ALU en concreto las operaciones en punto flotante realizan sumas, multiplicaciones, etc..en punto flotante; por lo que la unidad trabaja o no hace nada porque los que si es seguro es que no hace "sumas normales".
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Bueno pues tu sigue pensando lo que quieras que yo haré lo mismo.
Por cierto, de donde has sacado eso de que "las etapas mas rapidas deben matenerse en idle", a que te refieres con idle?? No querras decir con poca carga de trabajo porque eso no es asi. La etapa de operaciones ALU en concreto las operaciones en punto flotante realizan sumas, multiplicaciones, etc..en punto flotante; por lo que la unidad trabaja o no hace nada porque los que si es seguro es que no hace "sumas normales".
No sabes que es IDLE???!!!! IDLE es que no hacen nada… Y si es ciert. Crees que al incrementar las etapas todas van a funcionar de forma ideal. Que equivocado estas! Veo que no tienes ningún concepto de lo que es diseñar hardware . Es supremamente complicado la implementación el mismo pues trabaja con señales físicas que inevitablemente sufren retrasos que penalizan el rendimiento y estos retrasos se incrementan cada vez que la lógica necesaria para impementar cada vez más etapas puede volverse estremada mente compleja y larga. Alguna vez has diseñado hardware? y visto las consecuencias de implementar multiples etapas en un sistema? Pués yo sí y por eso hablo con conocimiento de causa.
Ejemplo. El P4 sin HT utiliza la unidad de ejecución sólo el 30% del tiempo, con HT(que es una optimización hardware) puede llegar a utilizarla el 40%, el resto del tiempo la unidad de ejecución se mantiene en IDLE ya que debe esperar a que las demás etapas realicen su trabajo y tengan lista la instrucción para ser ejecutadas. Esto es un ejemplo claro de como afectan el gran número de pipelines el rendimiento, absolutamente independiente del software que ejecute.
Tiendes a contradecir mucho, pero no veo argumentos que fundamenten lo que dicen ,por otra parte he logrado demostrar con argumentos supremamente contundentes y ejemplos la realidad, quisiera que hicieras lo mismo, porque hasta ahora he visto incoherencias supremamente graves en tus respuestas.
No es lo que yo pienso , es como son las cosas, si quieres seguir manteniendo tus conceptos equivocados esta bien.
Por otra parte tu ejemplo de la ALU esta muy mal hecho ya que la ALU es una unidad aparte que en cualquier arquitectura se encuetra aparte del núcleo básico de ejecución(No es ninguna etapa intermedia de la CPU por que deban pasar todas las instrucciones) de las etapas absolutamente necesarias para realizar todas las instrucciones, evidentemente la CPU utiliza la ALU solo cuando se refiere a operaciones aritmético lógicas, pero si es una operación de carga a registro o de movimiento de memoria no será necesario utilizar la ALU. Pero las otras etapas como FETCH, decode, execute, write, ect (y que podrían subdividirse on otras etapas de igual forma que la FPU y la IU) deben procesar todas las instrucciones todo el tiempo. Al subdividir cada vez mas estas etapas se produce una complejidad inimaginableí y resultan etapas que son invevitablemente más complejas que otras, complejidad que causa retrasos puramente físicos y demoras en operaciones específicas. Desde el 486 la FPU siempre ha sido una unidad aparte del núcleo básico de ejecución y se sigue menteniendo así y con mucho más razón debido a que estas unidades estan a su vez compuestas por muchas etapas.
Esta es una de las fuentes de todo lo que he explicado...
http://arstechnica.com/articles/paedia/cpu/pipelining-2.ars/4 -
1º: Lo que no se es lo que quieres decir tu con IDLE
2º: Si he diseñado hardware, pero a baja escale (circuitos digitales y unidades logicas cableadas y microprogamadas). A que escala lo has echo tu? Es que acaso eres ingeniero de Intel o de AMD???
3º: Quien ha dicho que al aumentar el numero de etapas no se incremente la complejidad??? Yo no he dicho nada de eso, es mas dije que al aumentar el numero de etapas y no incrementar la frecuencia de trabajo SI que se producia alguna perdia de rendimiento.
4º: Que me contradigo mucho???????????????????????????????????????????????????????????????????????
Dedes el principio estoy diciendo lo mismo.5º: Digas lo que digas sigo manteniendo que si el codigo que se ejecuta fuera" perfecto", es decir si no hubiera ningun tipo de dependencias, no serian necesarios los REGISTROS DE SEGMENTACION encargados de almacenar los resultados de cada etapa del CAUCE SEGMENTADO. Pero como esto no es asi se tienen que utilizar dichos reguistros. En algun examen me he encontrado con codigos a los que habia que calcularle el CPI (numero de ciclos medio por instruccion) y posteriormente se pedia una reordenacion del codigo (que es lo que hacen los buenos compiladores) que producia una reduccion de dicho CPI de hasta un 80%; dependiendo del codigo claro.
6º: ¿Que quieres decir con "no es lo que yo creo, es como son las cosas"??? Es que acaso eres poseedor de la verdad absoluta, y nosotros, el resto de mortales, somos los equivocados. Me parece que deberias de leer mas mensajes de este foro para aprender que aqui estamos para ayudarnos unos a otros y no para decir que mis ideas (en este caso las tuyas) son mejores quela de los demas. Tu has expuesto las tuyas y yo las mias, pero en ningun momento he dicho que tu seas el equivocado; cosa que tu si has echo. Me parece una aptitud muy prepotente.
7º:Que el ejemplo de la ALU no es apropiado??? Que parte del nucleo del procesador es la que esta segmentada, porque la cache no lo esta. La ALU es la Unidad Aritmetico Logica: una parte contendrá la unidad de control y otra parte todo las unidades funcionales encargadas de las operaciones aritmeticas (tanto de enteros como de punto flotante)
Por cierto, se me olvidaba: mis fuentes son las siguientes:
Tecnologia de Computadores
Estructuras de Computadores
Arquitectura de Computadores I
Arquitectura de Computadores II -
Si he diseñado hardware a muy alto nivel. Incluso he contribuido con el diseño de microprocesadores RISC de complejidad media en VHLD. Quizás algún día intel o AMD me contraten. Quién sabe?
No soy poseedor de la verdad absoluta, sólo me remito a los hechos y a artículos especializados que avalan especificamente las razones expuestas. Es posible que la baja en rendimiento dependa en menor grado del código, pero los factores que realmente afectan el rendimiento ya los he mencionado y son puramente inherentes al diseño del harware implementado en el P4, como ya he mencionado la arquitectura más ineficiente precisamente por su gran cantidad de pipeline stages. Y una vez mas, no son mis ideas pues me remito a las fuentes, no estoy inventando nada.
Bueno , pero en fin ya nos hemos desviado un poco del tema original.
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Que ganas tengo de que un moderador cierre esta rama…
