Que sabemos del K8L?
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No es por nada pero ya se hablo de estos K8L Link: HardLimit - AMD Opteron core "Barcelona" para el 2 cuarto de 2007
Así que en todo caso la noticia podría ser que ya se han visto los primeros samples de ingeniería aunque el CPU-Z no los reconoce del todo bien:
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Ya vi ese link. Lo que pretendía destacar eran los modelos exactos, que los vi en esos links que he puesto y…, no pude resistir la tentación
Pero bueno, las noticias son de hace poco. (de esta semana)
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Yo lo que me pregunto es porque han puesto una L3 (integrada, seguro) en lugar de incrementar el tamaño de la L2 con el tamaño de la L3. Supongo que quizas la L2 sera dedicada a cada core mientras que la L3 si que sera compartida como la de los C2D. Cuando salgan saldremos de dudas y veremos si son capaces de rivalizar con los homologos de intel.
Por cierto, se sabe la fecha de lanzamiento????
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De momento solo se sabe que en el 2º trimestre, pero parece que muy cerca del 3º.
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Sergiman yo pienso que la L3 de 2Mb es para meterle el palo a Intel bien metido, :rabieta: esta claro que AMD tiene el mejor rendimiento y performance a nivel de ancho de banda gracias a su controlador de memoria integrado que ofrece un gran rendimiento pero la RAM actual no esta a la altura, de hecho nunca lo ha estado y puede que nunca lo este.
Bueno, ¿entonces que pasa?, que le metan 10 o 50Mb ¿no?, vamos a ver resulta que los rumores y detalles que AMD e IBM (si, estos están metidos en el ajo pero en un segundo plano) han ido dando en cuenta gotas, hacen presagiar que la L1 y L2 son caches de alto rendimiento de esas de toda la vida como las que llevan nuestros micros pero la L3 que van a implementar parece ser un SRAM de bajo consumo (o Z-RAM) que minimizará el impacto de las altas latencias a la hora de acceder a DDR2 o DDR3 y de este modo la L3 será como un gran buffer al que podrá acceder cada core para recibir/enviar información a la RAM (y me atrevería a decir a los otros cores). Pues actualmente cuando la L2 esta llena el micro debe de echar mano de la RAM para trabajar y esto se acaba notando demasiado en el rendimiento.
En cierto modo esta L3 no será la panacea ya que la RAM seguirá limitando el rendimiento y más si empezamos a subir el numero de cores por CPU, de ahí que AMD haya puesto una L3 compartida.
Mucho pensaran que 2Mb es muy poco y que los Conroe tienen una L2 compartida de 4Mb y los Kensfield 8Mb, (bueno en realidad cada core puede acceder si trabaja solo a 4Mb mientras que el K8L solo podrá disponer por core de 2,5Mb) pues no, ya que 2Mb deberían bastar porque la suma de las 4 caches L2 es también 2Mb (512Kbx4) con lo que si la intencion es poder descargar de golpe las 4 caches el tamaño de la L3 es más que suficiente.
Y alguien dirá, pero haber si dices que la RAM limita y metes en medio un puto buffer, como va a dar más rendimiento si la RAM sigue siendo lenta, pues muy sencillo porque solo hay que ver como les funciona de bien esto a los Conroe que no tienen el controlador de memoria integrado; pues si comparamos el rendimiento de un C2D de 4Mb (Conroe) VS un C2D de 2Mb (Allendale) a la misma velocidad veremos que el rendimiento del Allendale es bastante cutre y que solo se reduce las diferencias entre uno y otro a medida que subimos la velocidad de la RAM y apretamos las latencias.
Entonces el día que salga K8L ¿Intel morderá el polvo?
No necesariamente :nono: , de echo AMD a diferencia de Intel antes de lanzar los C2D no ha ofrecido nada sobre estos nuevos micros (bueno la captura de CPU-Z que he puesto arriba y mucho humo) y es muy posible que la razones sean dos:
1.- Van a enfocar el K8L como un micro puro de 4 nucleos (nada de unir dos cores) y batallar en sector server que es donde está la pasta y donde AMD ha demostrado siempre porque pese a ser una compañía pequeña y secundona ofrece buenas soluciones profesionales.
2.- AMD sabe que la fama es un arma de doble filo y que te puedes cortar si intentas vender que tus productos son los mejores porque tu rival siempre te puede sacar la contra y dejarte por los suelos. (aunque el marketing de los Mhz en la época P4 le funciono muy bien a Intel)A toda esta retaila se podría añadir que hace poco la propia AMD (concretamente su vicepresidente Randy Allen) dijo que sus K8L (nombre en cable “Barcelona”) serian hasta un 40% más rápidos que los "Clovertown" de Intel, y no contentos con compararse con la competencia dijeron que comparados con sus actuales dualcore Opteron, los Optys con core “Barcelona” (4 cores) serán 3,6 veces más potentes en cálculos de coma flotante a iguales frecuencias
lo cual es una buena noticia porque en términos de rendimiento si hubieran usado la misma arquitectura (sus actuales QuadFX) la mejora no debería ser superior a 2 (es decir de 2 a 4 cores doblar la potencia solo porque doblas es numero de cores).Todo esto a su vez concuerda con el teórico factor 1.8 de performance que suele tener una aplicación multitarea cuando se compara la misma tarea realizada con dos cores con la realizada con uno solo (o 2cores VS 4core), ya que 1.8x2=3.6 que concuerda con lo que hace un tiempo ya comente sobre la gran mejora que suponía K8L sobre K8:
Lo más singular de esta lista de mejoras (por lo que he leído) es que doblan las instrucciones fetch de 16 bits/cycle @ 32 bits/cycle y tambien el echo de que todas las unidades de calculo SSE tendrán un ancho de 128bits, en fin esta tabla lo explica mejor que yo:
Yo no es que me quiera hacer ilusiones pero AMD no es una empresa que haga declaraciones a lo loco y son bastante serios en ese aspecto así que yo tomaría buena nota de esas declaraciones que por cierto podéis leer aquí:
Link: [Barcelona+over+Clovertown/2100-1006_3-6152645.html?tag=nefd.top]AMD: Go to 'Barcelona' over 'Clovertown' | CNET News.com](http://news.com.com/AMD+Go+to+[B)
En conclusión, a la pregunta ¿Que sabemos del K8L? , podemos decir alegremente que mucho y nada
Porque K8L es posible que equilibre la balanza pero no creo que con las expectativas de Intel de mejorar su proceso de fabricación para subir los Mhz, AMD lo baya a tener fácil.
Eso si, la cosa promete. :rolleyes:
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Por cierto Espinete, esa captura del CPU-Z no es fake? Lo digo por que marca Cores 2 ; Threads 2 y yo creo que tendría que poner Cores 4 ; Threads 4.
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Aún así, yo me mostraría cuando menos cauteloso en tanto en cuanto, pese a estar próximo su comercialización, no se encuentra mucha información. Eso sí, el precio estimado es MUY alto.
Tienes que sentarte bien y bucear por páginas de foros y blogs, mayoritariamente extranjeros, para enterarte de algo. Pero aparte de una ficha técnica muy elemental, sólo opiniones y divagaciones. Y la verdad es que me escama, porque si realmente es un bombazo, lo conveniente sería darle todo el aire posible….
En fín, para qué seguir. Todo lo que se ùede encontrar se resume en ésta página de la sagrada Wikipedia.
http://en.wikipedia.org/wiki/K8LPero hay dos cosas en particular que me llaman la atención:
1- Que no monten el doble de L2 que se supone van a montar.
3- Total compatibilidad con las normalizaciones actuales al respecto de zócalo y dispositivos de disipación térmica.Y me explico, lo primero, los Athlon ya montan 1024 de L2 en el X2 Toledo, que no se me malinterprete, 512 por núcleo es suficiente, pero que no se monte en ninguno de los modelos, me intriga. Y lo de la L3, una manera como otra cualquiera de armonizar los cuatro nucleos al respecto del uso de memoria.
Y ya puestos, y dado que AMD flaquea en el tema de la temperatura, ¿seguirán poniéndole a los micros In-Box los disipadores de la Srta. Pepis que han montado hasta ahora? En noruega serán muy eficaces, pero cuando aquí aprieta el Lorenzo… :risitas:En cualquier caso, a los que como yo, prefieren AMD a Intel, es un notición.
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Pues yo sigo pensando que poner una L3 no es buena idea. El echo de tener un nivel mas de cache supone una penalizacion: necesitas una busqueda mas para saber si lo que se busca esta en cache o no. Si dedicaran esos 2Mb para incrementar las L2 incrementarian el indice de aciertos de cache, porque hay que tener muy presente que aunque tengas una L3 muy grande, los datos de cache son replicados; es decir lo que hay en la L1 debe estar en la L2 y lo que hay en esta tambien debe estar en L3. Por lo tanto esos 2Mb de L3 no serán enteros para contener nuevos datos.
Ademas sigo pensando que deberian de hacer la L2 compartida para que asi los multiples cores que compongan la CPU puedan cooperar entre si y por ejemplo puedan ejecutar threads simultanenamente.
No quiero decir que esta nueva arquitectura de AMD no vaya a ser buena ni nada por el estilo, pero hay cosas que han visto en intel que saben que funciona bien; pues que las extrapolen a su arquitectura para obtener beneficios. Los procesadores se basan principalmente en el principio de localidad, y lo que mas penaliza en cuanto a rendimiento a un procesador es buscar un dato en memoria principal porque no esta en cache; si saben cual es el problema que lo solucionen, pero no lo haran completamente añadiendo un nuevo nivel de cache.
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Pues yo sigo pensando que poner una L3 no es buena idea.
Hombre yo confió en los verdes ya que todas las nuevas implementaciones y mejoras suelen ser siempre para mejorar el rendimiento.
El echo de tener un nivel mas de cache supone una penalizacion: necesitas una busqueda mas para saber si lo que se busca esta en cache o no. Si dedicaran esos 2Mb para incrementar las L2 incrementarian el indice de aciertos de cache, porque hay que tener muy presente que aunque tengas una L3 muy grande, los datos de cache son replicados; es decir lo que hay en la L1 debe estar en la L2 y lo que hay en esta tambien debe estar en L3. Por lo tanto esos 2Mb de L3 no serán enteros para contener nuevos datos.
Según X-bit labs en eso estas equivocado, pues segun ellos la L1 y L2 de los AMD están apareadas (digo yo que querrán decir enlazadas o muy juntas) y los datos de la cache L1 no están duplicados en la L2 ya que los datos se intercambian en las caches L1 y L2 a través de dos buses unidireccionales (uno va del L1 al L2 y uno va del L2 al L1) como muestra este grafico:
Además parece ser que esa penalización que comentas no se producirá y que si han puesto una L3 es también para solucionar el problema de la poca velocidad de transferencias de datos modificados entre las caches de los cores de un mismo cpu.
Almenos eso comentan: X-bit labs - Articles - AMD's Next Generation Microarchitecture Preview: from K8 to K8L - Memory Subsystem
Ademas sigo pensando que deberian de hacer la L2 compartida para que asi los multiples cores que compongan la CPU puedan cooperar entre si y por ejemplo puedan ejecutar threads simultanenamente.
Parece ser que esto resulta complicado y se comenta que los Intel core de cuatro núcleos puros no tendrán la cache L2 unificada así que es muy posible que AMD no se haya querido complicar la vida y haya optado por una opción intermedia.
No quiero decir que esta nueva arquitectura de AMD no vaya a ser buena ni nada por el estilo, pero hay cosas que han visto en intel que saben que funciona bien; pues que las extrapolen a su arquitectura para obtener beneficios. Los procesadores se basan principalmente en el principio de localidad, y lo que mas penaliza en cuanto a rendimiento a un procesador es buscar un dato en memoria principal porque no esta en cache; si saben cual es el problema que lo solucionen, pero no lo haran completamente añadiendo un nuevo nivel de cache.
Opino que deberíamos ser cautos, no creo que copiando a Intel los de verde puedan sacar un producto mejor o igual, pues cada compañía sabe exactamente lo que dentro de 2 años va a fabricar porque ya están trabajando en ello y tiene claro que debe introducir mejoras que estén a su alcance para ser competitivos.
Por cierto Wargreymon, no se si es un fake o es real la captura esa pero yo la he visto en VR-Zone y la he colgado.
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Pues yo creo que los equivocados son X-bit labs, y sino piensa un poco porque los sucesivos tamaños de las caches son mayores que los inferiores: pues para contener la informacion de los nivels inferiores y mas datos.
Cuando se produce un error de cache (por ejemplo en la L1), se mira si la linea a la que corresponde la palabra que produjo el fallo esta en cache. El procesador trabaja con palabras de memoria y la cache contienes lineas o conjuntos de palabras (que dependiendo del tipo de cache y del tamaño determinara el numero de palabras por linea). Las caches estan replicadas, seguro; sino para que sirven las caches, entonces el principio de localidad no serviria de nada.
Date cuenta que si yo me traigo algo a cache es porque "supongo" segun el principio de localidad que en un futuro proximo volvera a ser referenciada, pero si ese dato lo traigo a L1 pero no a las demas, cuando debido al procesamiento tenga que borrar esa palabra, al volver a ser referenciada no estara en ninguno de los niveles de la cache y tedre que salir fuera del procesador a buscarlo; y como dije anteriormente salir del procesador es lo que mas penaliza su rendimiento. -
…lo cual demuestra lo poco que se sabe de éstos micros, y como es lógico AMD no va a colaborar en revelar los entresijos específicos de los mismos.
Pero espinete tiene razón, con 4 núcleos por libre una caché L2, por mucha que tenga (aunque sigo diciendo que al menos debería montar 1024), una L3, aunque sea presencial, es indispensable.
Para que nos entendamos, y si no me equivoco, van a ser 4 micros haciendo peticiones a la RAM, cada uno por su cuenta. De manera que ésta L3 es un colchón que canaliza todas las peticiones.
Y ésto parece el comienzo de una nueva campaña destinada a ver qué fabricante mete mas núcleos en el procesador http://www.tomshardware.com/2005/12/04/top_secret_intel_processor_plans_uncovered/page7.html.Un órdago a la grande por parte de AMD, que por el bien de todos, espero les salga bien.
