Intel Core un rival digno para K8 y K9
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No me digas, si hacemos memoria los priemros P4 no vencian ni a los PIII de su epoca, los K7 Vencian a los PIII, como podrian haber vencido los primeros P4 a los primeros K7??
Creo que Sergiman se referia a los Northwood, de los Willamete mejor ni acordarse de lo malos que eran pero los Northwoods reinaron durante un buen tiempo por encima de los K7, hasta que sacaron los Prescott y la cosa quedó más igualada (recordemos lo malos que tambien fueron las primeras revisiones de Prescott).
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Creo que Sergiman se referia a los Northwood, de los Willamete mejor ni acordarse de lo malos que eran pero los Northwoods reinaron durante un buen tiempo por encima de los K7, hasta que sacaron los Prescott y la cosa quedó más igualada (recordemos lo malos que tambien fueron las primeras revisiones de Prescott).
eso lo ha dicho sergiman no fore
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Y yo qué he dicho?
Si hasta sale en tu quote 
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Y yo qué he dicho?
Si hasta sale en tu quote que jodio, eso de ser merodeador se te ha subido a la cabeza, eh?
asi que cohartando la libertad de expresion… :risitas: :risitas: :risitas: :risitas:por cierto, que has dejado pistas xD
Editado por krampak en 04-may-2006 a las 11:27.
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por cierto, que has dejado pistas
Cita:
Editado por krampak en 04-may-2006 a las 11:27.Si
Eso solo pueden esconderlo los admins Bueno seguimos con el tema que estaba muy interesante con la aportación de cdbular :sisi:
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cdbular creo que he dejado claro a que P4 me referia, por eso lo de "en su momento"
Yo no he dicho que sean procesadores CISC o RISC, si vuelves a leer y a intentar entender lo que queria decir podras ver que pongo "se basan en una arquitectura tipo RISC". No se de donde sacas que yo he dicho que son CISC o RISC.
Por ultimo una par de puntualizaciones:
Que el P4 tenga muchas etapas (31 para el Prescott sino recuerdo mal), no quiere decir que ejecute menos instrucciones por cilco; eso dependerá del codigo que se ejecute, de lo bueno que sea el compilador y ademas el propio procesador intenta subsanar todas las dependencias, tanto de datos como de unidades funcionales. Por tener mas etapas hay mas riesgos pero si eres capaz de solventarlos no hay ningun prblema.
Por aumentar las SSE, ya que aunque los K8 dan soporte a este tipo de instruccioes pero solo a un conjunto reducido de ellas, no se consigue aumentar la potencia de calculo, sencillamente porque dependerá del codigo que utilices. Creo que es mas efectivo aumentar otras cosas y no el juego de instrucciones para dar soporte completo a las SSE3, porque si el progrma no las utiliza no servirá de nada lo que se ha echo.
Los K8, igual que los P4, ya tienen lineas de cache de 256 bits; que nada tiene que ver con el ancho de banda. El ancho de banda es la anchura del bus por la frecuencia del mismo. Si mantienes la frecuencia y aumentas la anchura si se aumenta el ancho de banda, pero es necesaria la frecuencia para poder saber cual es el ancho de banda.
EDITO: Acabo de ver el articulo de Anantech y al parecer el tamaño de linea de cahce L2 del K8 es de 128 bits, no 256 com he dicho.
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Espinetembolas, tambien se te ha olvidado mencionar que el articulo menciona los tweaks o retoques que AMD probablemente realice al core K8 para competir con el conroe. Son tweaks que tienen mucho sentido y que pueden dejar al K8L en posicion bastante competiiva frente a la nueva CPU de intel:
Estas son:
-Aumentar la capacidad SSE/SIMD del core de ejecucion , doblando la capacidad de punto flotante, acompanhado de un aumento en el ancho de banda del cache a 256 bits.
-Tambien es posible aumento en la capacidad de calculos enteros
-Considerando que los esquemas de subsistema de memoria e intercomunicacion entre cores de AMD son aun muy superiores, la situacion se tornaria aun bastante competitiva y con 4 cores, si intel conserva el ineficiente FSB, favorable para AMD.No te digo que AMD no vaya a contraatacar pero como ya he dicho sorprendió bastante que el conroe se merendara al FX-60 oc, (se hablo de pucherazo de intel y manipulación) y aumentar las operaciones por ciclo parecer ser la clave aunque evidentemente hay otros factores que posiblemente hayan influido pero este me ha parecido el de más peso.
Por supuesto que AMD va a contraatacar y va a estrujar todo el potencial de la DDR2, pero lo que esta claro es que en todo lo visto hasta el momento el AM2 no parece muy superior al S939, de modo que parece que habrá que esperar y ver como rinden en las rewievs.
Por cierto, considero que aunque AMD incremente el rendimiento, la potencia de calculo del Intel core parece indiscutiblemente superior y eso básicamente es lo que he querido decir. -
Por fin una rama digna. Hacia tiempo que no disfrutaba tanto.
Gracias.
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cdbular creo que he dejado claro a que P4 me referia, por eso lo de "en su momento"
He vuelto a leer y denifitivamente lo que has dicho es esto:
"de echo inicialmente daba mucho mas rendimiento que los primeros K7 (Y te estas refiriendo al P4"
afirmacion que es evidentemente falsa. O NO?TYo no he dicho que sean procesadores CISC o RISC, si vuelves a leer y a intentar entender lo que queria decir podras ver que pongo "se basan en una arquitectura tipo RISC". No se de donde sacas que yo he dicho que son CISC o RISC.
He decidido darte el beneficio de la duda y he vuelto a leer. He visto exactamente lo mismo estas diciendo que el P4 necesita mas MHz porque es RISC , lo cual tiene absolutamente ningun sentido o sino explicame que significa esto:
El que AMD tenga procesadores de menos Mhz e Intel de mas es porque los procesadores del ultimo se basan en una arquitectura tipo RISC que prima la frecuencia a costa de tener instrucciones muy pequeñas, mientras que los de AMD es una arquitectura tipo CISC con instrucciones mas complejas y que por tanto consumen mas ciclos de procesador.
Te he colocado los comentarios en negrita. Bueno por lo que LEO cuando te refieres al ultimo te refieres a intel , y que usa una arquitectura tipo RISC y CLARAMENTE escribiste que AMD utiliza una arquitectura tipo CISC con instrucciones muy complejas y que esa es la razon por la cual consumen mas ciclos de procesador. Si analizas todo el comentario es absolutamente incoherente y no tiene nada que ver con la afirmacion que haces ahora de que ambos se basan en RISC, por ninguna parte en tu comentario leo que ambos se basan en RISC. Por favor no ofendas mi inteligencia creyendome hacer creer que no he leido bien.
Que el P4 tenga muchas etapas (31 para el Prescott sino recuerdo mal), no quiere decir que ejecute menos instrucciones por cilco; eso dependerá del codigo que se ejecute, de lo bueno que sea el compilador y ademas el propio procesador intenta subsanar todas las dependencias, tanto de datos como de unidades funcionales. Por tener mas etapas hay mas riesgos pero si eres capaz de solventarlos no hay ningun prblema.
Pero resulta que el Pentium 4 SI ejeuta en promedio 30% menos instrucciones por ciclo de reloj que un K8, Y si dependiera del codigo que ejecute te estarias refiriendo a un codigo my especifico y repetitivo, lo cierto es que el Pentium 4 solo utiliza sus unidades de ejecucion a lo sumo un 40% del tiempo utilizando HT, y eso no tiene nada que ver con el codigo que se ejecute es una consecuencia de tantos ciclos perdidos debido al paso de instrucciones por un pipeline tan largo. En cuanto al compilador si hubiese formas de subsanar esas debilidades (que no serian solo causa de las dependencias sino de otros efectos como pipeline flush y bubbles en las etapas) los altamente optimizados compiladores de intel intentarian subsanarlas todas, pero no lo hacen, NO SON CAPACES, entonces las 32 Pipelines del prescott o las 22 del willamette/northwood son la causa por la cual los P4 necesitan mas ciclos para ejecutar la MAYORIA de las instrucciones que un K7/K8, esto es algo que ya ha sido discutido en muchas paginas altamente especializadas y articulos tecnicos de universidades muy importantes que te puedo citar en cualquier momento.
Por aumentar las SSE, ya que aunque los K8 dan soporte a este tipo de instruccioes pero solo a un conjunto reducido de ellas, no se consigue aumentar la potencia de calculo, sencillamente porque dependerá del codigo que utilices. Creo que es mas efectivo aumentar otras cosas y no el juego de instrucciones para dar soporte completo a las SSE3, porque si el progrma no las utiliza no servirá de nada lo que se ha echo.
No estoy hablando de aumentar el juego de instrucciones estoy hablando de AUMENTAR LA POTENCIA DE LOS RECURSOS DE EJECUCION DE ESAS INSTRUCCIONES. Si aumentas lo recursos de ejecucion de una CPU su ancho de banda interno y si capacidad de prefech SI se aumenta la potencia de calculo. O dime que es lo que ha hecho intel con el conroe a partir del Pentium M? pues facil: Aumentar la potencia de ejecucion del Pentium M, aumentar la efectividad del preferching y la eficiencia del cache? O NO?
Los K8, igual que los P4, ya tienen lineas de cache de 256 bits; que nada tiene que ver con el ancho de banda. El ancho de banda es la anchura del bus por la frecuencia del mismo. Si mantienes la frecuencia y aumentas la anchura si se aumenta el ancho de banda, pero es necesaria la frecuencia para poder saber cual es el ancho de banda.
No, los K8 No tienen cache de 256 bits, con el fin de aumentar la potencia FP se haria necesario un aumento en el ancho del cache. Se como se calcula el ancho de banda, se que es el ancho de banda, no me lo tienes que describir.EDITO: Acabo de ver el articulo de Anantech y al parecer el tamaño de linea de cahce L2 del K8 es de 128 bits, no 256 com he dicho.
Bueno al menos has admitido que te has equivocado aqui. Pero hubiera sido mas elegante corregir lo de arriba.
Sergiman te recomiendo algunas muy buenas lecturas en http://arstechnica.com/articles.ars, no es por nada, si no que son muy interesantes y aclaran muchas cosas. De verdad los articulos son muy explicativos.
Especialmente los articulos de Pipelining y los que describen la arquitectura del P4 y de los efectos de que los pipelines sean tantos. Tambien hay muy buenas lecturas sobre procesadores RISC, CISC y Post RISC. Consultalas leelas con calma, podriamos tener muy buenas discusiones. -
Primero darte las graicas por el beneficio de la duda, pero te informo que no la necesito y me parece una aptitud un poco prepotente por tu parte.
En cuanto a lo de RISC y CISC, si tu juego de instrucciones utiliza instrucciones muy pequeñas que necesitan muy pocos ciclos de reloj te da la posibilidad de utilizar una señal de reloj muy pequeña, mientras que si tus instrucciones son mas complejas y consumen muchos ciclos, de nada vale tener una señal de reloj pequeña pues tu procesador estará la mayor parte del tiempo parado porque muchas de las instrucciones que ejecuta aun no han acabado. No quiero decir que el P4 sea un procesador RISC y el K8 lo sea CISC; lo que digo es que el P4 se basa en una arquitectura RISC y el ejemplo mas claro lo tienes en su cache de traza. La cache de traza no es mas que una cache que en lugar de almacenar instrucciones o datos almacena esas instrucciones o datos decodificados en microoperaciones. Esta entre otras cosas es lo que fomenta que tu procesador pueda tener una frecuencia de trabajo mayor y eso precisamente es lo que presigue la arquitectura RISC.
En lo referente a que el P4 solo utiliza sus unidades funcionales en 40% usando HT, no tiene ninguna logica pues todas las instrucciones tienen una componente computacional, incluso un salto o una carga de un dato que aparentemente no computa nada implican el calculo de la direccion efectiva, condicion de salto, etc y estas cosas se hacen esn las unidades funcionales. Si esos fuera como dices, valiente chapuza por parte de intel pues de nada serviria el HT. ¿Sabes que es el HT y para que sirve verdad?
Lo que dices acerca de que el P4 necesita mas ciclos de reloj que el K7/K8 es como decir que el cielo es azul; pues claro que necesita mas ciclos. Si tus instrucciones son muy sencillas necesitas ejecurtar muchas de estas instrucciones para realizar una operacion compleja.
Por ultimo te digo lo mismo que al princio, comentarios como _**Por favor no ofendas mi inteligencia creyendome hacer creer que no he leido bien.
**_dan a enter una aptitud muy prepotente por tu parte, no se si lo seras o no porque no te conozco y no puedo hablar de algo que no se,pero es lo que das a entender. Por mi parte, creo que rectificar es de sabios cosa que no soy, pero si me equivoco lo admito que no pasa nada, somos humanos. -
Primero darte las graicas por el beneficio de la duda, pero te informo que no la necesito y me parece una aptitud un poco prepotente por tu parte.
En cuanto a lo de RISC y CISC, si tu juego de instrucciones utiliza instrucciones muy pequeñas que necesitan muy pocos ciclos de reloj te da la posibilidad de utilizar una señal de reloj muy pequeña, mientras que si tus instrucciones son mas complejas y consumen muchos ciclos, de nada vale tener una señal de reloj pequeña pues tu procesador estará la mayor parte del tiempo parado porque muchas de las instrucciones que ejecuta aun no han acabado. No quiero decir que el P4 sea un procesador RISC y el K8 lo sea CISC; lo que digo es que el P4 se basa en una arquitectura RISC y el ejemplo mas claro lo tienes en su cache de traza. La cache de traza no es mas que una cache que en lugar de almacenar instrucciones o datos almacena esas instrucciones o datos decodificados en microoperaciones. Esta entre otras cosas es lo que fomenta que tu procesador pueda tener una frecuencia de trabajo mayor y eso precisamente es lo que presigue la arquitectura RISC.
En lo referente a que el P4 solo utiliza sus unidades funcionales en 40% usando HT, no tiene ninguna logica pues todas las instrucciones tienen una componente computacional, incluso un salto o una carga de un dato que aparentemente no computa nada implican el calculo de la direccion efectiva, condicion de salto, etc y estas cosas se hacen esn las unidades funcionales. Si esos fuera como dices, valiente chapuza por parte de intel pues de nada serviria el HT. ¿Sabes que es el HT y para que sirve verdad?
Lo que dices acerca de que el P4 necesita mas ciclos de reloj que el K7/K8 es como decir que el cielo es azul; pues claro que necesita mas ciclos. Si tus instrucciones son muy sencillas necesitas ejecurtar muchas de estas instrucciones para realizar una operacion compleja.
Por ultimo te digo lo mismo que al princio, comentarios como _**Por favor no ofendas mi inteligencia creyendome hacer creer que no he leido bien.
**_dan a enter una aptitud muy prepotente por tu parte, no se si lo seras o no porque no te conozco y no puedo hablar de algo que no se,pero es lo que das a entender. Por mi parte, creo que rectificar es de sabios cosa que no soy, pero si me equivoco lo admito que no pasa nada, somos humanos.Sergiman creo que tienes mucho que leer, por favor revisa los articulos de arstechnica y te daras cuenta de lo que digo…
ademas que el A64 tambien se basa en arquitectura RISC. Lo que sucede es que estas esgrimiendo tu argumente en que el P4 se basa en RISC, y que? eso no es suficiente, el K7/K8 TAMBIEN SE BASA EN RISC. Ambos descomponen las instrucciones x86 complejas en instrucciones mas simples. O sea que tu argumento de la relacion RISC y frecuencia de reloj que expones con respecto al pentium 4 no es valida y no es por ningun motivo la razon por la cual el K8 requiera menos ciclos de reloj para ejecutar la misma cantidad de instrucciones.
De hecho, un procesador RISC seria mas eficiente en la ejecucion de isntrucciones, simplemente porque no tiene el veneno llamado decodificadores de microcodigo, por lo tanto solo utiliza fast decoders y por ningun motivo slow decoders o microcode decoder. Evidentemente la traduccion de las instrucciones es un proceso que toma ciclos de reloj, por lo tanto si la CPU reciviera las instrucciones RISC mas rapidamente el codigo se ejecutaria mucho mas rapido, X86 es un set de instrucciones que se ha mantenido no precisamente por ser eficiente sino para mantener la compatibilidad hacia atras, pero por ningun motivo una CPU x86 seria mas eficiente que una CPU RISC pura. Claro no todo es feliz y obviamente una CPU RISC pura de alto rendimiento requeriria un gran ancho de banda de memoria y latencia super baja debido a que el numero de instrucciones dentro de un programa determinado se aumentaria significativamente y recordemos que al contrario de un disenho POST RISC las instrucciones simples en una CPU RISC pura serian leidas directamente de la memoria y del cache y no de las unidades de dispacth saliendo del front end.Y QUE ES LO QUE BUSCA RISC REALMENTE?
Al diferencia de lo que dices lo que busca RISC es obtener mayor numero de instrucciones por ciclos o menor numero de ciclos por instruccion da lo mismo (lower CPI: Cycles Per Instruction), a expensas de aumentar el tamanho del codigo.
"RISC
Price: move complexity from hardware to software
Performance: make tradeoffs in favor of a lower CPI, at the expense of increased code size."
http://arstechnica.com/cpu/4q99/risc-cisc/rvc-5.html -
Sergiman creo que tienes mucho que leer, por favor revisa los articulos de arstechnica y te daras cuenta de lo que digo… Es iniutil discutir co alguien que a todas luces tiene muy poca idea de lo que esta escribiendo.
Creo que el que tiene mucho que aprender eres tu, y no hablo de nada que tenga que ver con los ordenadores.
Un saludo.
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Eso mismo te digo yo, es inutil discutir contigo.
Deberias mirar en mas sitios, existen mas cosas aparte de arstechnica. Ademas estamos en algo de acuerdo, a mi tambien me parece que tienes muy poca idea de lo que escribes. Dices cosas que son ciertas, pero enotras tergiversas las cosas para llevar la razon siempre.
Deberias hacer caso a unos comentarios que te dieron en otra rama, se puede hablar y discutir sin faltar a los demas. De todos los foreros eres sin lugar a dudas el que mas faltas el respeto a los demas y creo que en la vida uno de los valores mas importantes de las personas es la humildad; cosa que veo que no eres por la manera de contestar a los demas.
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Cdbular hace poco tuvo un roce contigo y abandone la discursion porque no aceptabas ni los propios hechos que otro miembro del foro y yo te presentamos. No veo que esta actitud te lleve a ningun lado.
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ale, a ver quien la tiene mas larga. Para un post bueno que sale despues de tanto tiempo…
que alguien le éche un candao -
Eso mismo te digo yo, es inutil discutir contigo.
Deberias mirar en mas sitios, existen mas cosas aparte de arstechnica. Ademas estamos en algo de acuerdo, a mi tambien me parece que tienes muy poca idea de lo que escribes. Dices cosas que son ciertas, pero enotras tergiversas las cosas para llevar la razon siempre.
Deberias hacer caso a unos comentarios que te dieron en otra rama, se puede hablar y discutir sin faltar a los demas. De todos los foreros eres sin lugar a dudas el que mas faltas el respeto a los demas y creo que en la vida uno de los valores mas importantes de las personas es la humildad; cosa que veo que no eres por la manera de contestar a los demas.
Que cosas he dicho que no son ciertas? Dilas puntualmen te y demuestralas haciendo referencia a articulo en sitios confiables. No he tergiversado nada , solo expongo las cosas tal y como son y corrijo posibles errores y malingterpretaciones de tu parte.
si tambien existen otros sitios como xbitlabs…Y cualquier otro sitio que trate sobre teoria basica microprocesadores, pipelining y demas.
Y dice lo siguiente:
"looks like now is the perfect time to put in a word about the well-known Hyper Threading technology (HT). The main idea behind this technology is very simple: all processor execution units (or the majority of them) are almost never busy all at once during the program code execution. As a rule only one third of the available processor computational resources is occupied (according to Intel’s own estimates), which is actually quite humiliating, I should say."
"So, it suddenly occurred to them: why don’t we use the part of the execution units that are free from working on the current program code for some other program execution or other thread execution within the same program? In fact, this is a very reasonable idea. By the way, they first voiced out this idea in 1978, then Cray implemented it in their CDC6600 (although this was not a single-die CPU). AT that time they called it Simultaneous Multi Threading. So, I wouldn’t say that Intel was highly original when they first came up with the idea of HT technology. Nevertheless, we should give them due credit: Intel was the one to bring Hyper Threading technology into the PC market."
Esto es lo que Hace HT.
http://www.xbitlabs.com/articles/cpu/display/netburst-1_23.htmlEn resumen, como el P4 utiliza sus recursos solo una terncera parte del tiempo(Es decir 33.3333% del tiempo), HT lo que hace es aprovechar ese tiempo en el cual el nucleo de ejecucion no esta haciendo nada y asigna esos recursos a un segundo procesador logico. Eso equivale a un aumento en el uso de los recursos en un 25 a 30% , lo que significa apoximadamente un 10% en aumento en el tiempo de uso de los recursos, de alli sale el aproximadamente 40% que los recursos de ejecucion del P4 son utilizados. A MENOS QUE TE ATREVAS A CONTRADECIR ESTIMACIONES DE PROPIO FABRICANTE INTEL!!.
En dodequiera que busques e investigues encontraras siempre lo msimo que estoy diciendo y no lo que equivocadamente tu afirmas. Si encuentras soportes confiables (y no me refero solo a un link sino varios) para lo que dices por favor publicalos, solo entonces admitire que tu estas en lo cierto y yo no. -
Creo que el que tiene mucho que aprender eres tu, y no hablo de nada que tenga que ver con los ordenadores.
Un saludo.
Solo que no soporto gente que intenta en negar cosas que ha dicho. Como evidentemente he demostrado de sergiman, citandolo textuamente aun n o acepta que ha dicho cosas que EVIDENTEMENTE ha escrito.
